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git-svn-id: file:///verilog-mode-svn/trunk@603 db5bb42b-8904-0410-88e9-aa7026cf2ec3

Author: MichaelTYMcNamara

tests_ok/indent_directives.v

@@ -9,9 +9,9 @@ module foo;
              );
    input sysclk;
  `ifdef LABEL_B
-   input        bclko;
+   input bclko;
  `endif
-   input        cmode;
+   input cmode;
 `endif
 
    // instead of:
@@ -26,9 +26,44 @@ module foo;
              );
    input sysclk;
  `ifdef LABEL_B
-   input        bclko;
+   input bclko;
  `endif
-   input        cmode;
-`endif
+   input cmode;
+`endif //  `ifdef LABEL_A
+   reg 	 a,b;
+`ifdef A
+   always @(a) begin
+      b = a; // asfSDfsdfsasa
+      b = a; // asfSDfsdfsasa
+      b = a; // asfSDfsdfsasa      //
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+   end
+`elsif B
+   always @(b) begin
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+   end
+`else // !`elsif B
+   always @(a or b) begin
+      a <= b;
+      b <= a;
+   end
+`endif // !`elsif B
+   
 
 endmodule // foo