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git-svn-id: file:///verilog-mode-svn/trunk@601 db5bb42b-8904-0410-88e9-aa7026cf2ec3

Author: MichaelTYMcNamara

tests/indent_directives.v

@@ -14,8 +14,8 @@ module foo;
    input cmode;
 `endif
 
-// instead of:
-
+   // instead of:
+   
 `ifdef LABEL_A
    CHIP CPU (
              .clkin(clkin),
@@ -29,6 +29,41 @@ module foo;
    input bclko;
  `endif
    input cmode;
-`endif
-
+`endif //  `ifdef LABEL_A
+   reg 	 a,b;
+`ifdef A
+   always @(a) begin
+      b = a; // asfSDfsdfsasa
+      b = a; // asfSDfsdfsasa
+      b = a; // asfSDfsdfsasa      //
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+      b = a; // asfSDfsdfsasa      //       
+   end
+`elsif B
+   always @(b) begin
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa
+      a = b; // asfSDfsdfsasa      //       
+   end
+`else // !`elsif B
+   always @(a or b) begin
+      a <= b;
+      b <= a;
+   end
+`endif // !`elsif B
+   
+   
 endmodule // foo